應(yīng)用驗(yàn)證是指導(dǎo)IC元器件在系統(tǒng)中的可靠應(yīng)用的關(guān)鍵，重點(diǎn)要關(guān)注應(yīng)用系統(tǒng)對(duì)器件接口信號(hào)的影響，因此無論是采用純軟件還是軟硬件協(xié)同的方式進(jìn)行應(yīng)用驗(yàn)證都需要先完成應(yīng)用系統(tǒng)的PCB工作。本文提出的應(yīng)用驗(yàn)證技術(shù)方案以基IBIS模型在多個(gè)平臺(tái)進(jìn)行PCB SI(Signal Integrity)的方式提取出所需的數(shù)據(jù)，實(shí)現(xiàn)對(duì)系統(tǒng)應(yīng)用環(huán)境的模擬;在此基礎(chǔ)上通過軟件和軟硬件協(xié)同兩種方法來實(shí)現(xiàn)數(shù)字IC器件的應(yīng)用驗(yàn)證。為保證應(yīng)用驗(yàn)證的順利進(jìn)行，對(duì)方案中涉及到的IBIS建模、PCB SI和S參數(shù)的提取及等技術(shù)進(jìn)行了研究。

提出的應(yīng)用驗(yàn)證技術(shù)方案的指導(dǎo)下，以SRAM的應(yīng)用驗(yàn)證為例進(jìn)行了相關(guān)的技術(shù)探索。首先對(duì)IBIS模型建模技術(shù)進(jìn)行了深入研究，并完成了SRAM以及80C32等相關(guān)IC器件的IBIS模型建模工作;接著基于IBIS模型進(jìn)行PCB SI，數(shù)字電壓表，模擬了SRAM的板級(jí)應(yīng)用環(huán)境并提取了應(yīng)用驗(yàn)證所需的數(shù)據(jù);后分別對(duì)適用于SRAM的軟件平臺(tái)和軟硬件協(xié)同平臺(tái)進(jìn)行了相關(guān)設(shè)計(jì)，數(shù)字電壓保護(hù)，并完成了SRAM的應(yīng)用驗(yàn)證。通過對(duì)SRAM的應(yīng)用驗(yàn)證，證明了本文所提出的應(yīng)用驗(yàn)證技術(shù)方案的可行性。

4.時(shí)鐘樹生成(CTS Clock tree synthesis) 。

芯片中的時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中所有的時(shí)序單元，所以時(shí)鐘源端門單元帶載很多，其負(fù)載很大并且不平衡，需要插入緩沖器減小負(fù)載和平衡。時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時(shí)鐘樹。一般要反復(fù)幾次才可以做出一個(gè)比較理想的時(shí)鐘樹。---Clock skew.

5. STA 靜態(tài)時(shí)序分析和后。

時(shí)鐘樹插入后，每個(gè)單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數(shù)，此時(shí)對(duì)參數(shù)的提取就比較準(zhǔn)確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析。確認(rèn)沒有時(shí)序違規(guī)后，將這來兩個(gè)文件傳遞給前端人員做后。對(duì)Astro 而言，在detail routing 之后，

用starRC XT 參數(shù)提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析，那將會(huì)更準(zhǔn)確。

6. ECO(Engineering Change Order)。

針對(duì)靜態(tài)時(shí)序分析和后中出現(xiàn)的問題，對(duì)電路和單元布局進(jìn)行小范圍的改動(dòng).

7. Filler的插入(pad fliier， cell filler)。

Filler指的是標(biāo)準(zhǔn)單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物，用來填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴(kuò)散層連接起來，滿足DRC規(guī)則和設(shè)計(jì)需要。

8. 布線(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下，根據(jù)電路的連接關(guān)系將各單元和I/OPad用互連線連接起來，數(shù)字電壓，這些是在時(shí)序驅(qū)動(dòng)(Timing driven )的條件下進(jìn)行的，保證關(guān)鍵時(shí)序路徑上的連線長(zhǎng)度能夠。--Timing report clear

學(xué)習(xí)“數(shù)字集成電路基礎(chǔ)”是一切的開始，可以說是進(jìn)入數(shù)字集成電路門檻的步。CMOS制造工藝是我們了解芯片的節(jié)課，從生產(chǎn)過程（宏觀）學(xué)習(xí)芯片是怎么來的，這一步，可以激發(fā)學(xué)習(xí)的興趣，數(shù)字電壓表的原理，產(chǎn)生學(xué)習(xí)的動(dòng)力。

接下來，從微觀角度來學(xué)習(xí)半導(dǎo)體器件物理，了解二極管的工作原理。進(jìn)而學(xué)習(xí)場(chǎng)效應(yīng)管的工作原理，這將是我們搭電路的積木。

導(dǎo)線是什么？這是一個(gè)有趣的話題，電阻、電容、電感的相互作用，產(chǎn)生和干擾，也是數(shù)字電路要解決的重要問題。

門電路是半定制數(shù)字集成電路的積木（Stardard Cell），所有的邏輯都將通過它們的實(shí)現(xiàn)。

存儲(chǔ)器及其控制器，本質(zhì)上屬于數(shù)?；旌想娐贰５捎谟?jì)算機(jī)等復(fù)雜系統(tǒng)中存儲(chǔ)器的日新月異，存儲(chǔ)器的控制器由邏輯層（數(shù)字）和物理層（模擬）一起實(shí)現(xiàn)。

FPGA是可編程門陣列，就是提前生產(chǎn)好的ASIC芯片，可以改配置文件，來實(shí)現(xiàn)不同的功能。常常用于芯片Tapeout前的功能驗(yàn)證，或者用于基于FPGA的系統(tǒng)產(chǎn)品（非ASIC實(shí)現(xiàn)方案，快速推向市場(chǎng)）。

可測(cè)試性設(shè)計(jì)（即Design For Test），通常用來檢測(cè)和調(diào)試生產(chǎn)過程中的良率問題。封裝和測(cè)試是芯片交給客戶的后一步。似乎這些與狹義的數(shù)字電路設(shè)計(jì)不相關(guān)，但這恰恰公司降低成本的秘訣。

后，還需要了解數(shù)字電路與模擬電路的本質(zhì)區(qū)別，這將會(huì)幫助我們?nèi)趨R貫通所學(xué)的知識(shí)。