EM (electron migration，電子遷移)

“電子遷移”是50年代在微電子科學(xué)領(lǐng)域發(fā)現(xiàn)的一種從屬現(xiàn)象，指因電子的流動(dòng)所導(dǎo)致的金屬原子移動(dòng)的現(xiàn)象。因?yàn)榇藭r(shí)流動(dòng)的“物體”已經(jīng)包括了金屬原子，所以也有人稱(chēng)之為“金屬遷移”。在電流密度很高的導(dǎo)體上，電子的流動(dòng)會(huì)產(chǎn)生不小的動(dòng)量，這種動(dòng)量作用在金屬原子上時(shí)，就可能使一些金屬原子脫離金屬表面到處流竄，結(jié)果就會(huì)導(dǎo)致原本光滑的金屬導(dǎo)線(xiàn)的表面變得凹凸不平，造成性的損害。這種損害是個(gè)逐漸積累的過(guò)程，數(shù)字芯片，當(dāng)這種“凹凸不平”多到一定程度的時(shí)候，模擬轉(zhuǎn)數(shù)字芯片，就會(huì)造成IC內(nèi)部導(dǎo)線(xiàn)的斷路與短路，而終使得IC報(bào)廢。溫度越高，電子流動(dòng)所產(chǎn)生的作用就越大，其徹底破壞IC內(nèi)一條通路的時(shí)間就越少，即IC的壽命也就越短，這也就是高溫會(huì)縮短IC壽命的本質(zhì)原因。

NBTI 、HCI、TDDB

這三個(gè)效應(yīng)都跟MOSFET (metal-Oxide-Semiconductor Field-Effect Transistor， 金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管) 原理有關(guān)。

罪魁禍?zhǔn)?： SiOHSiOH

MOSFET原理是一個(gè)門(mén)極(Gate)靠靜電勢(shì)控制底下的導(dǎo)電溝道深度，電勢(shì)高形成深溝道電流就大，電勢(shì)低溝道消失就不導(dǎo)電了。稍微想深一層就知道這個(gè)門(mén)極導(dǎo)電底下的溝道也導(dǎo)電，那就必須中間有個(gè)絕緣介質(zhì)把他們分開(kāi)，否則就變成聯(lián)通線(xiàn)不是晶體管了。再想深一層就知道這個(gè)絕緣介質(zhì)的做法是把硅氧化做二氧化硅。而行外人一般想不到的是光二氧化硅還不夠，工程上二氧化硅和基板硅之間附著很差，必須加入Si-H鍵把二氧化硅層拴住。所以實(shí)際上介質(zhì)層和硅之間有一層不是純SiO2SiO2是SiOHSiOH，問(wèn)題由此產(chǎn)生。

隨著集成電路生產(chǎn)工藝的迅速發(fā)展，功耗作為芯片質(zhì)量的重要衡量標(biāo)準(zhǔn)引起了國(guó)內(nèi)外學(xué)者越來(lái)越多的重視和研究。當(dāng)晶體管的特征尺寸減小到納米級(jí)時(shí)，其泄露電流的增加、工作頻率的提高和晶體管門(mén)數(shù)的攀升極大提高了芯片的功耗。同時(shí)，傳統(tǒng)的基于UPF(Unified Power Format)的低功耗設(shè)計(jì)流程存在著效率低、可修復(fù)性差等缺點(diǎn)。針對(duì)以上問(wèn)題，以14 nm工藝下數(shù)字芯片fch_sata_t模塊為例，簡(jiǎn)要介紹了全新的基于CUPF(Ctant UPF)的低功耗物理設(shè)計(jì)流程，利用門(mén)控電源和多電源電壓等技術(shù)對(duì)芯片進(jìn)行低功耗設(shè)計(jì)。終，通過(guò)Synopsys旗下PrimetimePX提供功耗分析結(jié)果，atmel芯片數(shù)字什么意思，證明了芯片功耗滿(mǎn)足設(shè)計(jì)要求。

深圳瑞泰威科技有限公司是國(guó)內(nèi)IC電子元器件的代理銷(xiāo)售企業(yè)，專(zhuān)業(yè)從事各類(lèi)驅(qū)動(dòng)IC、存儲(chǔ)IC、傳感器IC、觸摸IC銷(xiāo)售，品類(lèi)齊全，具備上百個(gè)型號(hào)。與國(guó)內(nèi)外的東芝、恩智浦、安森美、全宇昕、上海晶準(zhǔn)等均穩(wěn)定合作，保證產(chǎn)品的品質(zhì)和穩(wěn)定供貨。自公司成立以來(lái)，飛速發(fā)展，產(chǎn)品已涵蓋了工控類(lèi)IC、光通信類(lèi)IC、無(wú)線(xiàn)通信IC、消費(fèi)類(lèi)IC等行業(yè)。

對(duì)于當(dāng)今所有的IC設(shè)計(jì)，DC Ultra 是可以利用的的綜合平臺(tái)。它擴(kuò)展了DC Expert的功能，包括許多的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在的時(shí)間內(nèi)完成。在其中集成的Module Compiler數(shù)據(jù)通路綜合技術(shù)， DC Ultra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。

DFT Compiler

DFT Compiler提供的“一遍測(cè)試綜合”技術(shù)和方案。它和Design Compiler 、Physical Compiler系列產(chǎn)品集成在一起的，包含功能強(qiáng)大的掃描式可測(cè)性設(shè)計(jì)分析、綜合和驗(yàn)證技術(shù)。DFT Compiler可以使設(shè)計(jì)者在設(shè)計(jì)流程的前期，很快而且方便的實(shí)現(xiàn)高質(zhì)量的測(cè)試分析，確保時(shí)序要求和測(cè)試覆蓋率要求同時(shí)得到滿(mǎn)足。DFT Compiler同時(shí)支持RTL級(jí)、門(mén)級(jí)的掃描測(cè)試設(shè)計(jì)規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時(shí)進(jìn)行失效覆蓋的分析。

Power Compiler

Power Compiler?提供簡(jiǎn)便的功耗優(yōu)化能力，能夠自動(dòng)將設(shè)計(jì)的功耗化，提供綜合前的功耗預(yù)估能力，讓設(shè)計(jì)者可以更好的規(guī)劃功耗分布，在短時(shí)間內(nèi)完成低功耗設(shè)計(jì)。Power Compiler嵌入Design Compiler/Physical Compiler之上，數(shù)字芯片設(shè)計(jì)實(shí)訓(xùn)，是業(yè)界可以同時(shí)優(yōu)化時(shí)序、功耗和面積的綜合工具。

FPGA Compiler II

FPGA Compiler II是一個(gè)專(zhuān)用于快速開(kāi)發(fā)高品質(zhì)FPGA產(chǎn)品的邏輯綜合工具，可以根據(jù)設(shè)計(jì)者的約束條件，針對(duì)特定的FPGA結(jié)構(gòu)（物理結(jié)構(gòu)）在性能與面積方面對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，自動(dòng)地完成電路的邏輯實(shí)現(xiàn)過(guò)程，從而大大降低了FPGA設(shè)計(jì)的復(fù)雜度。