數(shù)字IC設(shè)計流程

1、需求分析與規(guī)格制定

對市場調(diào)研，弄清需要什么樣功能的芯片。

芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司提出的設(shè)計要求，包括芯片需要達到的具體功能和性能方面的要求。

　　2、架構(gòu)設(shè)計與算法設(shè)計

根據(jù)客戶提出的規(guī)格要求，對一些功能進行算法設(shè)計，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。

      3、HDL編碼

　　使用硬件描述語言（VHDL，Verilog HDL）分模塊以代碼來描述實現(xiàn)，RTL coding，linux環(huán)境下一般用Gvim作為代碼編輯器。

　　4、功能

驗證就是檢驗編碼設(shè)計的正確性。不符合規(guī)格要重新設(shè)計和編碼。設(shè)計和驗證是反復(fù)迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。該部分稱為前。

　　5、邏輯綜合――Design Compiler

　　驗證通過，進行邏輯綜合。邏輯綜合就是把HDL代碼翻譯成門級網(wǎng)表netlist。

綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標(biāo)參數(shù)上達到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。作為改善方式，就是導(dǎo)入FinFET（Tri-Gate）這個概念，如右上圖。一般來說，綜合完成后需要再次做驗證（這個也稱為后）

邏輯綜合工具：Synopsys的Design Compiler，工具選擇上面的三種工具均可。

　　6、靜態(tài)時序分析——STA

Static Timing Analysis（STA），靜態(tài)時序分析，驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標(biāo)參數(shù)上達到的標(biāo)準(zhǔn)。

數(shù)IC設(shè)計產(chǎn)品類型？

對于當(dāng)今所有的IC設(shè)計，DC Ultra 是可以利用的的綜合平臺。它擴展了DC Expert的功能，包括許多的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在的時間內(nèi)完成。在其中集成的Module Compiler數(shù)據(jù)通路綜合技術(shù)， DC Ultra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路?？煽啃裕≧eliability）則是對產(chǎn)品耐久力的測量，它回答了一個產(chǎn)品生命周期有多長，簡單說，它能用多久的問題。

DFT Compiler

DFT Compiler提供的“一遍測試綜合”技術(shù)和方案。它和Design Compiler 、Physical Compiler系列產(chǎn)品集成在一起的，包含功能強大的掃描式可測性設(shè)計分析、綜合和驗證技術(shù)。DFT Compiler可以使設(shè)計者在設(shè)計流程的前期，很快而且方便的實現(xiàn)高質(zhì)量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設(shè)計規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時進行失效覆蓋的分析。2MIT-STD-883EMethod1033在了解上述的IC測試方法之后，IC的設(shè)計制造商就需要根據(jù)不用IC產(chǎn)品的性能，用途以及需要測試的目的，選擇合適的測試方法，的降低IC測試的時間和成本，從而有效控制IC產(chǎn)品的質(zhì)量和可靠度。

Power Compiler

Power Compiler?芯片也有它獨特的地方，廣義上，只要是使用微細(xì)加工手段制造出來的半導(dǎo)體片子，都可以叫做芯片，里面并不一定有電路。提供簡便的功耗優(yōu)化能力，能夠自動將設(shè)計的功耗化，提供綜合前的功耗預(yù)估能力，讓設(shè)計者可以更好的規(guī)劃功耗分布，在短時間內(nèi)完成低功耗設(shè)計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業(yè)界可以同時優(yōu)化時序、功耗和面積的綜合工具。

FPGA Compiler II

FPGA Compiler II是一個專用于快速開發(fā)高品質(zhì)FPGA產(chǎn)品的邏輯綜合工具，可以根據(jù)設(shè)計者的約束條件，針對特定的FPGA結(jié)構(gòu)（物理結(jié)構(gòu)）在性能與面積方面對設(shè)計進行優(yōu)化，自動地完成電路的邏輯實現(xiàn)過程，從而大大降低了FPGA設(shè)計的復(fù)雜度。時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數(shù)，此時對參數(shù)的提取就比較準(zhǔn)確了。

大功率模擬集成電路

隨著集成電路產(chǎn)業(yè)快速發(fā)展,集成電路的集成度越來越高,內(nèi)部結(jié)構(gòu)也越來越復(fù)雜,對于測試的要求也越來越高。集成電路測試技術(shù)作為保障集成電路性能、質(zhì)量的重要技術(shù)之一也得到了很快的發(fā)展。直流參數(shù)測試是集成電路測試技術(shù)的重要組成部分,能夠快速有效的檢測芯片的性能,受到集成電路測試行業(yè)的高度重視。實現(xiàn)了一種大功率直流參數(shù)測試的研制,可以實現(xiàn)高電壓、大電流的直流參數(shù)測試,具有很高的測試精度,而且具有一定的通用性。需求層面：模擬類產(chǎn)品下游汽車、工業(yè)用途要求以可靠性、安全行為主，偏好性能成熟穩(wěn)定類產(chǎn)品的同時資格認(rèn)可相對較為嚴(yán)格，一般不低于一年半。 

首先根據(jù)文獻資料分析本課題研究的背景以及意義,介紹了集成電路測試系統(tǒng)組成、分類以及國內(nèi)外的發(fā)展?fàn)顩r。介紹了集成電路直流參數(shù)測試的基本原理與方法,在此基礎(chǔ)上分析了大功率模擬集成電路直流參數(shù)測試的設(shè)計需求,提出了設(shè)計需要實現(xiàn)的功能與設(shè)計指標(biāo),構(gòu)建了大功率模擬集成電路直流參數(shù)測試實現(xiàn)的原理方案;設(shè)計了接口控制模塊、邏輯控制模塊與精密測量單元,詳細(xì)分析了精密測量單元的工作原理,并搭建了具體的硬件電路;根據(jù)硬件所需要實現(xiàn)的測試功能,設(shè)計了測試底層驅(qū)動函數(shù),提供給應(yīng)用軟件測試函數(shù)接口實現(xiàn)可編程測試,并對測試進行了軟件校正;后文章給出了功能測試數(shù)據(jù)與報告,分析了集成運算放大器的測試原理和方法,并給出了測試過程與測試數(shù)據(jù),表明測試性能達到了比較好的效果。設(shè)計的大功率模擬直流參數(shù)測試模塊,已經(jīng)被廣東某集成電路制造企業(yè)使用,使用效果表明測試模塊性能穩(wěn)定,通用性強,成本低,特別適合國內(nèi)集成電路企業(yè)的應(yīng)用,具有比較高的實用價值。所有的分析方法不同數(shù)電：主要分析輸入輸出信號之間的邏輯關(guān)系，使用邏輯代數(shù)，真值表、卡諾圖等分析方法。