數(shù)字IC設(shè)計(jì)常用的數(shù)制換算？

1、幾種常用數(shù)制

1.1、十進(jìn)制

十進(jìn)制的每一位由0~9十個(gè)數(shù)碼表示，低位和相鄰高位之間的關(guān)系是“逢十進(jìn)一”。計(jì)數(shù)方式：0→1→。。。→9→10→11→。。。→19→20→21→。。?！?9→30→31。。。

1.2、二進(jìn)制

二進(jìn)制的每一位由0、1表示，低位和相鄰高位之間的關(guān)系是“逢二進(jìn)一”。計(jì)數(shù)方式：0→1→10→11→100→101。。。

1.3、八進(jìn)制

八進(jìn)制的每一位由0~7表示，低位和相鄰高位之間的關(guān)系是“逢八進(jìn)一”。計(jì)數(shù)方式：0→1→。。?！?→10→11→。。?！?7→20→21→。。?！?7→30→31→。。。

1.4、十六進(jìn)制

十六進(jìn)制的每一位由0~9、A、B、C、D、E、F十六數(shù)碼表示，低位和相鄰高位之間的關(guān)系是“逢十六進(jìn)一”。計(jì)數(shù)方式：0→1→.。。?！?→A→B→C→D→E→F→10→11→。。。1F→20→21→。。?！?F→30→31。。。

2、不同數(shù)制之間的轉(zhuǎn)換

2.1、二進(jìn)制與十進(jìn)制轉(zhuǎn)換

2.1.1 二-十轉(zhuǎn)換

將二進(jìn)制數(shù)的第N位數(shù)值乘以第N位的權(quán)重，其中第N位的權(quán)重為2?（注：m位二進(jìn)制數(shù)從右向左分別記為第0,1，。。。，m-1位，位是第0位，位是第m-1位），然后將相乘的結(jié)果按十進(jìn)制數(shù)相加，就可以得到等值的十進(jìn)制數(shù)。

舉個(gè)栗子：（101）?=1×22 0×21 1×2?=（5）?? ，這個(gè)二進(jìn)制數(shù)第2位是1，它的權(quán)重是22，相乘為1×22；位是0，它的權(quán)重是21，相乘為0×21；第0位是1，它的權(quán)重是2?，相乘為1×2?，后將每一位的乘積按十進(jìn)制運(yùn)算相加。AstroalsoincludeLVS/DRCcheckcommands。

IC產(chǎn)品的生命周期

典型的IC產(chǎn)品的生命周期可以用一條浴缸曲線（Bathtub Curve）來(lái)表示。Ⅰ Ⅱ ⅢRegion (I) 被稱為早夭期（Infancy period）

這個(gè)階段產(chǎn)品的 failure rate 快速下降，造成失效的原因在于IC設(shè)計(jì)和生產(chǎn)過(guò)程中的缺陷；Region (II) 被稱為使用期（Useful life period）在這個(gè)階段產(chǎn)品的failure rate保持穩(wěn)定，失效的原因往往是隨機(jī)的，比如溫度變化等等；u Region (III) 被稱為磨耗期（Wear-Out period）在這個(gè)階段failure rate 會(huì)快速升高，失效的原因就是產(chǎn)品的長(zhǎng)期使用所造成的老化等。數(shù)字IC強(qiáng)調(diào)的是運(yùn)算速度與成本比，數(shù)字IC設(shè)計(jì)的目標(biāo)是在盡量低的成本下達(dá)到目標(biāo)運(yùn)算速度。認(rèn)識(shí)了典型IC產(chǎn)品的生命周期，我們就可以看到，Reliability的問(wèn)題就是要力圖將處于早夭期failure的產(chǎn)品去除并估算其良率，預(yù)計(jì)產(chǎn)品的使用期，并且找到failure的原因，尤其是在IC生產(chǎn)，封裝，存儲(chǔ)等方面出現(xiàn)的問(wèn)題所造成的失效原因。下面就是一些 IC 產(chǎn)品可靠性等級(jí)測(cè)試項(xiàng)目（IC Product Level reliability testitems ）

一、使用壽命測(cè)試項(xiàng)目（Life test items）：EFR, OLT (HTOL), LTOL①EFR:早期失效等級(jí)測(cè)試（ Early fail Rate Test ）目的: 評(píng)估工藝的穩(wěn)定性，加速缺陷失效率，去除由于天生原因失效的產(chǎn)品。似乎這些與狹義的數(shù)字電路設(shè)計(jì)不相關(guān)，但這恰恰公司降低成本的秘訣。測(cè)試條件: 在特定時(shí)間內(nèi)動(dòng)態(tài)提升溫度和電壓對(duì)產(chǎn)品進(jìn)行測(cè)試失效機(jī)制：材料或工藝的缺陷，包括諸如氧化層缺陷，金屬刻鍍，離子玷污等由于生產(chǎn)造成的失效。

數(shù)字IC功能驗(yàn)證

集成電路規(guī)模的飛速增長(zhǎng),使得集成電路功能復(fù)雜度日益提升,一方面為信息技術(shù)產(chǎn)業(yè)帶來(lái)了生機(jī)和活力,另一方面也產(chǎn)生了許多問(wèn)題和挑戰(zhàn)。需求層面：模擬類產(chǎn)品下游汽車、工業(yè)用途要求以可靠性、安全行為主，偏好性能成熟穩(wěn)定類產(chǎn)品的同時(shí)資格認(rèn)可相對(duì)較為嚴(yán)格，一般不低于一年半。集成電路的功能正確性是這些問(wèn)題和挑戰(zhàn)中的首要考慮因素,必須引起我們足夠的重視。傳統(tǒng)的功能驗(yàn)證主要通過(guò)驗(yàn)證工程師手工編寫(xiě)測(cè)試激勵(lì)來(lái)進(jìn)行,驗(yàn)證效率較為低下。

隨著技術(shù)的發(fā)展,OVM、UVM等先進(jìn)的驗(yàn)證方法被成功引入,擴(kuò)充了驗(yàn)證技術(shù)庫(kù)。gcf約束文件以及定義電源Pad的DEF（DesignExchangeFormat）文件。但這些驗(yàn)證方法主要基于信號(hào)層級(jí)或事務(wù)層級(jí)來(lái)進(jìn)行,并沒(méi)有從更高層次的功能點(diǎn)角度去考慮驗(yàn)證問(wèn)題。功能點(diǎn)的標(biāo)準(zhǔn)化概括、提取和層次分解仍然存在不足,而且測(cè)試激勵(lì)需要人為去進(jìn)行封裝和組織,一定程度加大了驗(yàn)證平臺(tái)搭建難度。為了彌補(bǔ)驗(yàn)證技術(shù)上在功能建模和激勵(lì)自動(dòng)生成上的缺陷,從不同角度去探究新的驗(yàn)證方法,課題組開(kāi)展了相應(yīng)的研究工作。

研究工作和技術(shù)進(jìn)步主要包括以下幾點(diǎn):1、基于集成電路功能特點(diǎn)以及對(duì)功能規(guī)范的分析,針對(duì)集成電路功能驗(yàn)證需求,課題組共同創(chuàng)建了基于功能規(guī)范的功能模型F-M；針對(duì)該功能模型,開(kāi)發(fā)出一套功能模型描述語(yǔ)言,并定義相應(yīng)語(yǔ)法規(guī)則,用以描述數(shù)字系統(tǒng)、IP核等模塊的功能行為。在其中集成的ModuleCompiler數(shù)據(jù)通路綜合技術(shù)，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。2、利用語(yǔ)言C/C 編寫(xiě)出解析編譯器P-C,對(duì)上述功能模型語(yǔ)言進(jìn)行解析,自動(dòng)生成激勵(lì)生成器和斷言檢測(cè)器,構(gòu)建出SystemVerilog驗(yàn)證平臺(tái),自動(dòng)產(chǎn)生測(cè)試激勵(lì)。

數(shù)字集成電路電流測(cè)試

集成電路(IC)被生產(chǎn)出來(lái)以后要進(jìn)行測(cè)試。I/OPad預(yù)先給出了位置，而宏單元?jiǎng)t根據(jù)時(shí)序要求進(jìn)行擺放，標(biāo)準(zhǔn)單元?jiǎng)t是給出了一定的區(qū)域由工具自動(dòng)擺放。IC測(cè)試貫穿在IC設(shè)計(jì)、制造、封裝及應(yīng)用的全過(guò)程,被認(rèn)為是IC產(chǎn)業(yè)的4個(gè)分支(設(shè)計(jì)、制造、封裝與測(cè)試)中一個(gè)極為重要的組成部分,它已經(jīng)成為IC產(chǎn)業(yè)發(fā)展中的一個(gè)瓶頸。有人預(yù)計(jì),到2012年,可能會(huì)有多達(dá)48%的好芯片不能通過(guò)測(cè)試,IC測(cè)試所需的費(fèi)用將在IC設(shè)計(jì)、制造、封裝和測(cè)試的總費(fèi)用中占80%～90%的比例。 工業(yè)界常采用電壓測(cè)試和穩(wěn)態(tài)電流(I_(DDQ))測(cè)試來(lái)測(cè)試數(shù)字CMOS IC。

電壓測(cè)試包括邏輯測(cè)試和時(shí)延測(cè)試兩方面的測(cè)試內(nèi)容,前者驗(yàn)證IC的功能是否正確,后者驗(yàn)證IC的時(shí)間特性是否正確。因?yàn)槟MIC通常要輸出高電壓或者大電流來(lái)驅(qū)動(dòng)其他元件，而CMOS工藝的驅(qū)動(dòng)能力很差。電壓測(cè)試方法可以檢測(cè)出大量的物理缺陷,而且比較簡(jiǎn)單,速度較快。但是,由于電壓測(cè)試所使用的故障模型存在局限性,而且測(cè)試常常不能全速進(jìn)行,因此一般來(lái)說(shuō),電壓測(cè)試只善于驗(yàn)證電路的功能。與電壓測(cè)試相比,(I_(DDQ))測(cè)試更善于檢測(cè)由于生產(chǎn)過(guò)程中的細(xì)微偏差而導(dǎo)致的一些“小”缺陷,它的優(yōu)點(diǎn)是能大幅度地降低測(cè)試數(shù)字CMOS IC的費(fèi)用,提高它們的可靠性。但是,(I_(DDQ))測(cè)試除不能檢測(cè)那些不導(dǎo)致(I_(DDQ))增加的缺陷或故障(如串?dāng)_故障)之外,還受到深亞微米技術(shù)的挑戰(zhàn)。

 瞬態(tài)電流(I_(DDT))測(cè)試是一種從供電回路,通過(guò)觀察被測(cè)電路所吸取的瞬間動(dòng)態(tài)電流來(lái)檢測(cè)故障的一種方法,被認(rèn)為可以檢測(cè)出一些經(jīng)電壓測(cè)試和(I_(DDQ))測(cè)試所不能檢測(cè)的故障。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門(mén)電路基本標(biāo)準(zhǔn)單元（standardcell）的面積，時(shí)序參數(shù)是不一樣的。這種方法作為傳統(tǒng)的電壓測(cè)試和(I_(DDQ))測(cè)試方法的一個(gè)補(bǔ)充,正逐漸受到研究領(lǐng)域和工業(yè)界的關(guān)注。 (I_(DDT))測(cè)試研究雖然進(jìn)行了近10年的時(shí)間,但目前仍處在初級(jí)階段,所面臨的問(wèn)題很多,離實(shí)際應(yīng)用還有相當(dāng)一段距離。本研究采用基于積分的平均電流分析法來(lái)研究(I_(DDT))測(cè)試,進(jìn)行了一些有益的探索性工作。