IC產(chǎn)品的溫馨提示

提示：濕度總是困擾在電子系統(tǒng)背后的一個難題。后，還需要了解數(shù)字電路與模擬電路的本質(zhì)區(qū)別，這將會幫助我們?nèi)趨R貫通所學(xué)的知識。不管是在空氣流通的熱帶區(qū)域中，還是在潮濕的區(qū)域中運(yùn)輸，潮濕都是顯著增加電子工業(yè)開支的原因。由于潮濕敏感性元件使用的增加，諸如薄的密間距元件(fine-pitch device)和球柵陣列(BGA, ballgrid array)使得對這個失效機(jī)制的關(guān)注也增加了?；诖嗽颍娮又圃焐虃儽仨殲轭A(yù)防潛在災(zāi)難支付高昂的開支。

吸收到內(nèi)部的潮氣是半導(dǎo)體封裝問題。主要的工具有：LEDALEDA是可編程的語法和設(shè)計(jì)規(guī)范檢查工具，它能夠?qū)θ酒腣HDL和Verilog描述、或者兩者混合描述進(jìn)行檢查，加速SoC的設(shè)計(jì)流程。當(dāng)其固定到PCB 板上時(shí)，回流焊快速加熱將在內(nèi)部形成壓力。這種高速膨脹，取決于不同封裝結(jié)構(gòu)材料的熱膨脹系數(shù)（CTE）速率不同，可能產(chǎn)生封裝所不能承受的壓力。當(dāng)元件暴露在回流焊接期間升高的溫度環(huán)境下，陷于塑料的表面貼裝元內(nèi)部的潮濕會產(chǎn)生足夠的蒸汽壓力損傷或毀壞元件。

常見的失效模式包括塑料從芯片或引腳框上的內(nèi)部分離(脫層)、金線焊接損傷、芯片損傷、和不會延伸到元件表面的內(nèi)部裂紋等。主要產(chǎn)品有：智能IC卡、智能密碼鑰匙、加密卡、加密機(jī)等安全產(chǎn)品。在一些極端的情況中，裂紋會延伸到元件的表面；嚴(yán)重的情況就是元件鼓脹和爆裂(叫做“爆米花”效益)。盡管現(xiàn)在，進(jìn)行回流焊操作時(shí)，在180℃ ~200℃時(shí)少量的濕度是可以接受的。然而，在230℃ ~260℃的范圍中的無鉛工藝?yán)?，任何濕度的存在都能夠形成足夠?qū)е缕茐姆庋b的?。ū谆睿┗虿牧戏謱印?

必須進(jìn)行明智的封裝材料選擇、仔細(xì)控制的組裝環(huán)境和在運(yùn)輸中采用密封包裝及放置干燥劑等措施。但是這兩種方式都不可能長時(shí)間發(fā)生，所以總的來說，芯片是會逐漸老化的。實(shí)際上國外經(jīng)常使用裝備有射頻標(biāo)簽的濕度跟蹤系統(tǒng)、局部控制單元和專用軟件來顯示封裝、測試流水線、運(yùn)輸/操作及組裝操作中的濕度控制。②THB: 加速式溫濕度及偏壓測試（Temperature Humidity Bias Test ）

目的: 評估IC產(chǎn)品在高溫，高濕，偏壓條件下對濕氣的抵抗能力，加速其失效進(jìn)程測試條件: 85℃，85%RH, 1.1 VCC, Static bias

IC什么怎么設(shè)計(jì)的？

在 IC 生產(chǎn)流程中，IC 多由專業(yè) IC 設(shè)計(jì)公司進(jìn)行規(guī)劃、設(shè)計(jì)，像是聯(lián)發(fā)科、高通、Intel 等大廠，都自行設(shè)計(jì)各自的 IC 芯片，提供不同規(guī)格、效能的芯片給下游廠商選擇。在所有檢查和驗(yàn)證都正確無誤的情況下把后的版圖GDSⅡ文件傳遞給Foundry廠進(jìn)行掩膜制造。因?yàn)?IC 是由各廠自行設(shè)計(jì)，所以 IC 設(shè)計(jì)十分仰賴工程師的技術(shù)，工程師的素質(zhì)影響著一間企業(yè)的價(jià)值。然而，工程師們在設(shè)計(jì)一顆 IC 芯片時(shí)，究竟有那些步驟？設(shè)計(jì)流程可以簡單分成如下。

設(shè)計(jì)步，訂定目標(biāo)

在 IC 設(shè)計(jì)中，的步驟就是規(guī)格制定。電路中三極管的作用和工作區(qū)域不同數(shù)電：三極管作為開關(guān)使用且工作在截至和飽和區(qū)。這個步驟就像是在設(shè)計(jì)建筑前，先決定要幾間房間、浴室，有什么建筑法規(guī)需要遵守，在確定好所有的功能之后在進(jìn)行設(shè)計(jì)，這樣才不用再花額外的時(shí)間進(jìn)行后續(xù)修改。IC 設(shè)計(jì)也需要經(jīng)過類似的步驟，才能確保設(shè)計(jì)出來的芯片不會有任何差錯。

規(guī)格制定的步便是確定 IC 的目的、效能為何，對大方向做設(shè)定。11等規(guī)范，不然，這芯片將無法和市面上的產(chǎn)品兼容，使它無法和其他設(shè)備聯(lián)機(jī)。接著是察看有哪些協(xié)議要符合，像無線網(wǎng)卡的芯片就需要符合 IEEE 802.11 等規(guī)范，不然，這芯片將無法和市面上的產(chǎn)品兼容，使它無法和其他設(shè)備聯(lián)機(jī)。后則是確立這顆 IC 的實(shí)作方法，將不同功能分配成不同的單元，并確立不同單元間鏈接的方法，如此便完成規(guī)格的制定。

設(shè)計(jì)完規(guī)格后，接著就是設(shè)計(jì)芯片的細(xì)節(jié)了。實(shí)際上國外經(jīng)常使用裝備有射頻標(biāo)簽的濕度跟蹤系統(tǒng)、局部控制單元和專用軟件來顯示封裝、測試流水線、運(yùn)輸/操作及組裝操作中的濕度控制。這個步驟就像初步記下建筑的規(guī)畫，將整體輪廓描繪出來，方便后續(xù)制圖。在 IC 芯片中，便是使用硬件描述語言（HDL）將電路描寫出來。常使用的 HDL 有 Verilog、VHDL 等，藉由程序代碼便可輕易地將一顆 IC 地菜單達(dá)出來。接著就是檢查程序功能的正確性并持續(xù)修改，直到它滿足期望的功能為止。

▲ 32 bits 加法器的 Verilog 范例。

有了計(jì)算機(jī)，事情都變得容易

有了完整規(guī)畫后，接下來便是畫出平面的設(shè)計(jì)藍(lán)圖。03與元器件關(guān)系緊密對于數(shù)字電路來說是沒有噪音和失真的，數(shù)字電路設(shè)計(jì)者完全不用考慮這些因素。在 IC 設(shè)計(jì)中，邏輯合成這個步驟便是將確定無誤的 HDL code，放入電子設(shè)計(jì)自動化工具（EDA tool），讓計(jì)算機(jī)將 HDL code 轉(zhuǎn)換成邏輯電路，產(chǎn)生如下的電路圖。之后，反復(fù)的確定此邏輯閘設(shè)計(jì)圖是否符合規(guī)格并修改，直到功能正確為止。

數(shù)字IC功能驗(yàn)證

集成電路規(guī)模的飛速增長,使得集成電路功能復(fù)雜度日益提升,一方面為信息技術(shù)產(chǎn)業(yè)帶來了生機(jī)和活力,另一方面也產(chǎn)生了許多問題和挑戰(zhàn)。這一階段一般使用語言（如CC ），利用算法級建模和工具（如Matlab，SPW）進(jìn)行浮點(diǎn)和定點(diǎn)的，進(jìn)而對算法進(jìn)行評估和優(yōu)化。集成電路的功能正確性是這些問題和挑戰(zhàn)中的首要考慮因素,必須引起我們足夠的重視。傳統(tǒng)的功能驗(yàn)證主要通過驗(yàn)證工程師手工編寫測試激勵來進(jìn)行,驗(yàn)證效率較為低下。

隨著技術(shù)的發(fā)展,OVM、UVM等先進(jìn)的驗(yàn)證方法被成功引入,擴(kuò)充了驗(yàn)證技術(shù)庫。(對synopsys的Astro而言，經(jīng)過綜合后生成的門級網(wǎng)表，時(shí)序約束文件SDC是一樣的,Pad的定義文件--tdf，。但這些驗(yàn)證方法主要基于信號層級或事務(wù)層級來進(jìn)行,并沒有從更高層次的功能點(diǎn)角度去考慮驗(yàn)證問題。功能點(diǎn)的標(biāo)準(zhǔn)化概括、提取和層次分解仍然存在不足,而且測試激勵需要人為去進(jìn)行封裝和組織,一定程度加大了驗(yàn)證平臺搭建難度。為了彌補(bǔ)驗(yàn)證技術(shù)上在功能建模和激勵自動生成上的缺陷,從不同角度去探究新的驗(yàn)證方法,課題組開展了相應(yīng)的研究工作。

研究工作和技術(shù)進(jìn)步主要包括以下幾點(diǎn):1、基于集成電路功能特點(diǎn)以及對功能規(guī)范的分析,針對集成電路功能驗(yàn)證需求,課題組共同創(chuàng)建了基于功能規(guī)范的功能模型F-M；針對該功能模型,開發(fā)出一套功能模型描述語言,并定義相應(yīng)語法規(guī)則,用以描述數(shù)字系統(tǒng)、IP核等模塊的功能行為。AstroalsoincludeLVS/DRCcheckcommands。2、利用語言C/C 編寫出解析編譯器P-C,對上述功能模型語言進(jìn)行解析,自動生成激勵生成器和斷言檢測器,構(gòu)建出SystemVerilog驗(yàn)證平臺,自動產(chǎn)生測試激勵。

驅(qū)動Ic綜合的過程有哪些？

轉(zhuǎn)換：將HDL/VHDL的描述，轉(zhuǎn)換成獨(dú)立于工藝的寄存器傳輸級（RTL）網(wǎng)標(biāo)，其中這些RTL模塊之間通過連線，實(shí)現(xiàn)互通互聯(lián)。

映射：在綜合環(huán)境中，目標(biāo)工藝庫（例如：TSMC40﹨TSMC22），將RTL級網(wǎng)標(biāo)映射到目標(biāo)工藝庫上面，形成門級網(wǎng)標(biāo)。

優(yōu)化：設(shè)計(jì)人員添加相應(yīng)的時(shí)序、面積約束。Scirocco的高度優(yōu)化的VHDL編譯器能產(chǎn)生有效減少所需內(nèi)存，大大加快了驗(yàn)證的速度，并能夠在一臺工作站上模擬千萬門級電路。綜合器以滿足約束條件為目標(biāo)，進(jìn)行網(wǎng)標(biāo)級別的優(yōu)化。約束不同，然后得到的網(wǎng)標(biāo)會不一樣，并且，DC的合成策略是時(shí)序優(yōu)先，所以只有在滿足時(shí)序約束的基礎(chǔ)上，才會進(jìn)行面積的優(yōu)化。如果經(jīng)過優(yōu)化，依然不能滿足時(shí)序要求，則在后面時(shí)序報(bào)告中，將會出現(xiàn)時(shí)序違例的路徑，在前端綜合過程中，我們一般只考慮建立時(shí)間（setup time）。設(shè)計(jì)人員需要分析時(shí)序違例的路徑，進(jìn)行各種處理，直到滿足建立時(shí)間約束。

瑞泰威驅(qū)動IC廠家，是國內(nèi)IC電子元器件的代理銷售企業(yè)，專業(yè)從事各類驅(qū)動IC、存儲IC、傳感器IC、觸摸IC銷售，品類齊全，具備上百個型號。