做完這一步，我們就可以生成netlist了，這個netlist是原理圖與pcb之間的橋梁。原理圖是我們能認知的形式，電腦要將其轉(zhuǎn)化為pcb，就必須將原理圖轉(zhuǎn)化它認識的形式netlist，然后再處理、轉(zhuǎn)化為pcb。得到netlist，馬上畫pcb？別急，先做ERC先。

ERC是電氣規(guī)則檢查的縮寫。它能對一些原理圖基本的設(shè)計錯誤進行排查，如多個output接在一起等問題。但是一定要仔細檢查自己的原理圖，不能過分依賴工具。畢竟工具并不能明白你的系統(tǒng)，它只是純粹地根據(jù)一些基本規(guī)則排查。從netlist得到了pcb，一堆密密麻麻的元件，和數(shù)不清的飛線是不是讓你嚇了一跳？別急，還得慢慢來。確定板框大小。在keepout區(qū)或mechanic區(qū)畫個板框，這將限制了你布線的區(qū)域。需要根據(jù)需求好考慮板長、板寬，有時還得考慮板厚。

當然了，疊層也得考慮好。疊層的意思就是，板層有幾層，怎么應(yīng)用，比如板總共4層，頂層走信號，中間首層鋪電源，中間第二層鋪地，底層走信號。

pcb設(shè)計簡易的幾個原則

1、遵照“先大后小，先難后易”的布置原則，即重要的單元電路、核心元器件應(yīng)當優(yōu)先布局。這個和吃自助餐的道理是一樣的：自助餐胃口有限先挑喜歡的吃，PCB空間有限先挑重要的擺。

2、布局中應(yīng)參考原理框圖，根據(jù)單板的主信號流向規(guī)律安排主要元器件。布局應(yīng)盡量滿足以下要求：總的連線盡可能短，關(guān)鍵信號線短;去耦電容的布局要盡量靠近IC的電源管腳，并使之與電源和地之間形成的回路短 ;減少信號跑的冤枉路，防止在路上出意外。

3、元器件的排列要便于調(diào)試和維修，亦即小元件周圍不能放置大元件、需調(diào)試的元器件周圍要有足夠的空間，弄得太擠局面往往會變得很尷尬。

4、相同結(jié)構(gòu)電路部分，盡可能采用“對稱式”標準布局;按照均勻分布、重1心平衡、版面美觀的標準優(yōu)化布局。

5、同類型插裝元器件在X或Y方向上應(yīng)朝一個方向放置。同一種類型的有極性分立元件也要力爭在X或Y方向上保持一致，便于生產(chǎn)和檢驗。

6、發(fā)熱元件要一般應(yīng)均勻分布，以利于單板和整機的散熱，除溫度檢測元件以外的溫度敏感器件應(yīng)遠離發(fā)熱量大的元器件。

7、高電壓、大電流信號與小電流，低電壓的弱信號完全分開;模擬信號與數(shù)字信號分開;高頻信號與低頻信號分開;高頻元器件的間隔要充分。元件布局時，應(yīng)適當考慮使用同一種電源的器件盡量放在一起，以便于將來的電源分隔。

高速PCB一直是PCB行業(yè)寵兒，是電子電路設(shè)計和制造研究的熱點，高速PCB在5G時代將會得到更多的發(fā)展機遇，密度更高、運行速度更快、信號完整性直接決定高速PCB電氣性能、可靠性及其穩(wěn)定性。基于信號完整性分析高速PCB設(shè)計中遇到的信號失真問題，利用相關(guān)理論找到傳輸線阻抗設(shè)計和制造的解決方案。對地層銅橋、外層阻抗線和導(dǎo)通孔阻抗進行優(yōu)化設(shè)計，將設(shè)計與制造聯(lián)系在一起可以讓設(shè)計者和廠家更好地運用信號完整性分析解決高速PCB的實際問題。

現(xiàn)在讓我們看看在審查pcb設(shè)計時發(fā)現(xiàn)的常見的錯誤:

去耦電容器的位置不正確

關(guān)鍵組件需要干凈，穩(wěn)定的電壓源。去耦電容器放置在電源軌上，以在這方面提供幫助?！　?

但是，為了使去耦電容器發(fā)揮比較好的作用，它們必須盡可能靠近需要穩(wěn)定電壓的引腳?！?

來自電源的電源線需要進行布線，以便在連接到需要穩(wěn)定電壓的引腳之前先連接到去耦電容器?！　?

同樣重要的是，將電源穩(wěn)壓器的輸出電容器放置在盡可能靠近穩(wěn)壓器輸出引腳的位置?！　?

這對于優(yōu)化穩(wěn)定性是必不可少的（所有調(diào)節(jié)器都使用一個反饋環(huán)路，如果未正確穩(wěn)定，該環(huán)路可能會振蕩）。它還可以改善瞬態(tài)響應(yīng)。