數(shù)字集成電路設(shè)計(jì)操作？

C設(shè)計(jì)，掌握硬件描述語言和數(shù)字電路設(shè)計(jì)基礎(chǔ)知識固然是非常重要的，此外工具的使用也很重要。人和其它動物的重要區(qū)別就是，人可以制造和使用工具。借助工具可以大大提高工作效率。

一、介紹

synopsys ic compiler (v2005.linux)是基于Galaxy設(shè)計(jì)平臺開發(fā)的產(chǎn)品。主要的工具有：

LEDA

LEDA是可編程的語法和設(shè)計(jì)規(guī)范檢查工具，它能夠?qū)θ酒腣HDL和Verilog描述、或者兩者混合描述進(jìn)行檢查，加速SoC的設(shè)計(jì)流程。 LEDA預(yù)先將IEEE可綜合規(guī)范、可規(guī)范、可測性規(guī)范和設(shè)計(jì)服用規(guī)范集成，提高設(shè)計(jì)者分析代碼的能力

VCS

VCS是編譯型Verilog模擬器，它完全支持OVI標(biāo)準(zhǔn)的Verilog HDL語言、PLI和SDF。 VCS具有目前行業(yè)中的模擬性能，其出色的內(nèi)存管理能力足以支持千萬門級的ASIC設(shè)計(jì)，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。LVS主要是將版圖和電路網(wǎng)表進(jìn)行比較，來保證流片出來的版圖電路和實(shí)際需要的電路一致。VCS結(jié)合了節(jié)拍式算法和事件驅(qū)動算法，具有、大規(guī)模和的特點(diǎn)，適用于從行為級、RTL到Sign-Off等各個階段。VCS已經(jīng)將CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗(yàn)證方法。VCS和Scirocco也支持混合語言。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結(jié)果的交互和后處理分析。

Scirocco

Scirocco是迄今為止的VHDL模擬器，并且是市場上為SoC驗(yàn)證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術(shù)，即在同一個模擬器中把節(jié)拍式模擬技術(shù)與事件驅(qū)動的模擬技術(shù)結(jié)合起來。02工藝特殊少用CMOS工藝數(shù)字IC多采用CMOS工藝，而模擬IC很少采用CMOS工藝。Scirocco的高度優(yōu)化的VHDL編譯器能產(chǎn)生有效減少所需內(nèi)存，大大加快了驗(yàn)證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進(jìn)行整個系統(tǒng)驗(yàn)證的設(shè)計(jì)者來說非常重要。

IC，你應(yīng)該知道的半導(dǎo)體科普知識

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當(dāng)我們將晶體管縮小到 20 奈米左右時，就會遇到量子物理中的問題，讓晶體管有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。它擴(kuò)展了DCExpert的功能，包括許多的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在的時間內(nèi)完成。作為改善方式，就是導(dǎo)入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導(dǎo)入這個技術(shù)，能減少因物理現(xiàn)象所導(dǎo)致的漏電現(xiàn)象。

（Source：www.slideshare.net）

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。必須進(jìn)行明智的封裝材料選擇、仔細(xì)控制的組裝環(huán)境和在運(yùn)輸中采用密封包裝及放置干燥劑等措施。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當(dāng)大的幫助。

后，則是為什么會有人說各大廠進(jìn)入 10 奈米制程將面臨相當(dāng)嚴(yán)峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當(dāng)困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不的現(xiàn)象，影響產(chǎn)品的良率。數(shù)字IC就是傳遞、加工、處理數(shù)字信號的IC，是近年來應(yīng)用廣、發(fā)展快的IC品種，可分為通用數(shù)字IC和專用數(shù)字IC。

如果無法想象這個難度，可以做個小實(shí)驗(yàn)。質(zhì)量（Quality）和可靠性（Reliability）在一定程度上可以說是IC產(chǎn)品的生命，好的品質(zhì)，長久的耐力往往就是一顆IC產(chǎn)品的競爭力所在。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達(dá)成這個目標(biāo)究竟是多么艱巨。

隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產(chǎn)，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當(dāng)精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機(jī)，要感謝摩爾定律所帶來的好處呢。

數(shù)字集成電路電流測試

集成電路(IC)被生產(chǎn)出來以后要進(jìn)行測試。IC測試貫穿在IC設(shè)計(jì)、制造、封裝及應(yīng)用的全過程,被認(rèn)為是IC產(chǎn)業(yè)的4個分支(設(shè)計(jì)、制造、封裝與測試)中一個極為重要的組成部分,它已經(jīng)成為IC產(chǎn)業(yè)發(fā)展中的一個瓶頸。適用于非IC卡應(yīng)用，例如門禁卡、參賽證、門票，支付類校園一卡通，公交一卡通，企業(yè)一卡通**SM9非對稱算法：**是基于對的標(biāo)識密碼算法，與SM2類似。有人預(yù)計(jì),到2012年,可能會有多達(dá)48%的好芯片不能通過測試,IC測試所需的費(fèi)用將在IC設(shè)計(jì)、制造、封裝和測試的總費(fèi)用中占80%～90%的比例。 工業(yè)界常采用電壓測試和穩(wěn)態(tài)電流(I_(DDQ))測試來測試數(shù)字CMOS IC。

電壓測試包括邏輯測試和時延測試兩方面的測試內(nèi)容,前者驗(yàn)證IC的功能是否正確,后者驗(yàn)證IC的時間特性是否正確。電壓測試方法可以檢測出大量的物理缺陷,而且比較簡單,速度較快。如果你用的是PC Astro那你可用write_milkway,read_milkway傳遞數(shù)據(jù)。但是,由于電壓測試所使用的故障模型存在局限性,而且測試常常不能全速進(jìn)行,因此一般來說,電壓測試只善于驗(yàn)證電路的功能。與電壓測試相比,(I_(DDQ))測試更善于檢測由于生產(chǎn)過程中的細(xì)微偏差而導(dǎo)致的一些“小”缺陷,它的優(yōu)點(diǎn)是能大幅度地降低測試數(shù)字CMOS IC的費(fèi)用,提高它們的可靠性。但是,(I_(DDQ))測試除不能檢測那些不導(dǎo)致(I_(DDQ))增加的缺陷或故障(如串?dāng)_故障)之外,還受到深亞微米技術(shù)的挑戰(zhàn)。

 瞬態(tài)電流(I_(DDT))測試是一種從供電回路,通過觀察被測電路所吸取的瞬間動態(tài)電流來檢測故障的一種方法,被認(rèn)為可以檢測出一些經(jīng)電壓測試和(I_(DDQ))測試所不能檢測的故障。這種方法作為傳統(tǒng)的電壓測試和(I_(DDQ))測試方法的一個補(bǔ)充,正逐漸受到研究領(lǐng)域和工業(yè)界的關(guān)注。ⅠⅡⅢRegion(I)被稱為早夭期（Infancyperiod）這個階段產(chǎn)品的failurerate快速下降，造成失效的原因在于IC設(shè)計(jì)和生產(chǎn)過程中的缺陷。 (I_(DDT))測試研究雖然進(jìn)行了近10年的時間,但目前仍處在初級階段,所面臨的問題很多,離實(shí)際應(yīng)用還有相當(dāng)一段距離。本研究采用基于積分的平均電流分析法來研究(I_(DDT))測試,進(jìn)行了一些有益的探索性工作。