高速電路設(shè)計(jì)面臨的問題

伴隨著半導(dǎo)體技術(shù)的快速發(fā)展，時(shí)鐘頻率越來越高。目前，超過一半的數(shù)字系統(tǒng)的時(shí)鐘頻率高于100MHz。另一方面，從半導(dǎo)體芯片封裝的發(fā)展來看，芯片體積越來越小、集成度越來越高、引腳數(shù)越來越多。所以，在當(dāng)今的電路設(shè)計(jì)領(lǐng)域，電路系統(tǒng)正朝著大規(guī)模、小體積、高速度、高密度的方向飛速發(fā)展。這樣就帶來了一個(gè)問題，即芯片的體積減小導(dǎo)致電路的布局、布線很困難，而信號(hào)的頻率還在逐年增1高，邊沿速率越來越快，PCB上的電磁現(xiàn)象更復(fù)雜，適用于低速電路的電路理論知識(shí)（如基爾霍夫電壓/電流定律）可能已失去作用。此外，電子設(shè)備越來越廣泛地應(yīng)用于人們的工作和生活之中，電子設(shè)備工作的電磁環(huán)境越來越復(fù)雜，電磁兼容問題也越來越重要。

總之，電子技術(shù)的發(fā)展給高速數(shù)字系統(tǒng)設(shè)計(jì)帶來了挑戰(zhàn)，作為高速電路設(shè)計(jì)的工程師，將不可避免地面臨一些新的問題。

高速PCB一直是PCB行業(yè)寵兒，是電子電路設(shè)計(jì)和制造研究的熱點(diǎn)，高速PCB在5G時(shí)代將會(huì)得到更多的發(fā)展機(jī)遇，密度更高、運(yùn)行速度更快、信號(hào)完整性直接決定高速PCB電氣性能、可靠性及其穩(wěn)定性?；谛盘?hào)完整性分析高速PCB設(shè)計(jì)中遇到的信號(hào)失真問題，利用相關(guān)理論找到傳輸線阻抗設(shè)計(jì)和制造的解決方案。對(duì)地層銅橋、外層阻抗線和導(dǎo)通孔阻抗進(jìn)行優(yōu)化設(shè)計(jì)，將設(shè)計(jì)與制造聯(lián)系在一起可以讓設(shè)計(jì)者和廠家更好地運(yùn)用信號(hào)完整性分析解決高速PCB的實(shí)際問題。

現(xiàn)在讓我們看看在審查pcb設(shè)計(jì)時(shí)發(fā)現(xiàn)的常見的錯(cuò)誤:

錯(cuò)誤的著陸方式

我將從眾所周知的自己犯下的錯(cuò)誤開始。令人震1驚，我知道。

所有PCB設(shè)計(jì)軟件工具均包含常用電子組件庫。這些庫包括原理圖符號(hào)和PCB著陸圖。只要您堅(jiān)持使用這些庫中的組件，一切都會(huì)很好。

當(dāng)您使用未包含在庫中的組件時(shí)，問題就開始了。這意味著工程師必須手動(dòng)繪制原理圖符號(hào)和PCB著陸圖。

繪制著陸圖案時(shí)很容易出錯(cuò)。例如，如果您將引腳與引腳之間的間距縮小了幾毫米，則將無法在板上焊接該部件。

1.什么PCB背鉆？

背鉆其實(shí)就是控深鉆比較特殊的一種，在多層板的制作中，例如12層板的制作，我們需要將首層連到第9層，通常我們鉆出通孔（一次鉆），然后陳銅。這樣首層直接連到12層，實(shí)際我們只需要從1層連到第9層，10到12層由于沒有線路相連，像一個(gè)柱子。

這個(gè)柱子影響信號(hào)的通路，在通訊信號(hào)會(huì)引起信號(hào)完整性問題。所以將這個(gè)多余的柱子（業(yè)內(nèi)叫STUB）從反面鉆掉（二次鉆）。所以叫背鉆，但是一般也不會(huì)鉆那么干凈，因?yàn)楹罄m(xù)工序會(huì)電解掉一點(diǎn)銅，且鉆尖本身也是尖的。所以PCB廠家會(huì)留下一小點(diǎn)，這個(gè)留下的STUB的長度叫B值，一般在50-150UM范圍為好。