收發(fā)器

隨著技術(shù)的不斷發(fā)展，高速串行VO技術(shù)取代傳統(tǒng)并行I/O技術(shù)已經(jīng)成為當(dāng)前趨勢。并行總線接口速度快為ATA7的133 MB/s,2003年發(fā)布SATA1. 0規(guī)格提供的傳輸率就已經(jīng)達到了150 MB/s, SATA3. 0理論速度更是達到了600 MB/s的速度，設(shè)備工作在高速時，并行總線容易遭受干擾和串?dāng)_，使得布線相當(dāng)復(fù)雜。而串行收發(fā)器的運用能簡化布局設(shè)計，減少連接器數(shù)量。在具有相同的總線頻寬時，串行接口的功耗也比并行端口小。并且設(shè)備工作模式從并行傳輸轉(zhuǎn)變?yōu)榇袀鬏?，串行的速度就可以隨著頻率的提高而成倍的提高。基于FPGA具有嵌入式Gb速率級別以及低功耗架構(gòu)優(yōu)點，它能使得設(shè)計師利用的EDA工具快速解決協(xié)議和速率的變化問題。隨著FPGA的廣泛應(yīng)用，收發(fā)器整合在FPGA中，成為解決設(shè)備傳輸速度問題的一個有效辦法

收發(fā)器關(guān)鍵技術(shù)

信號完整性收發(fā)器中的鎖相環(huán)(PLL , phase locked loop ) , CDR(clock and data recovery) ,8B/10B編等各個混合信號模塊設(shè)計中有模擬信號，如PLL中的壓控振蕩器，也有數(shù)字信號，如PLL中的分頻器等。在一個芯片中，同時存在模擬和數(shù)字信號，容易產(chǎn)生電源同步噪聲、地反彈和信號串?dāng)_。并且收發(fā)器的更高數(shù)據(jù)率意味著非理想的傳輸線效應(yīng)會使布線更加困難，各層中的銅線會產(chǎn)生“趨膚效應(yīng)”，高頻信號掠過導(dǎo)體的表面，增加了信號衰減。

收發(fā)器系統(tǒng)硬件組成

每一路高速收發(fā)器包括發(fā)送器和兩個通道，發(fā)送器和都是由物理編碼子層(PCS,p場si-cal coding sublayer)與物理介質(zhì)附加子層(PMA , physi-cal media additional sublayer)兩部分組成。PCS包括兼容所支持協(xié)議的收發(fā)器中的數(shù)字功能的硬核邏輯實現(xiàn)，發(fā)送通道包括相位補償FIFO、字節(jié)串行器、8B/10B編碼器等模塊;接收通道包括字對齊器、速率匹配FIFO,8B/10B、字節(jié)解串器、字節(jié)排序器、相位補償FIFO等模塊。PMA包括I/O緩沖器的模擬電路、CDR、串行器/解串器(SER/DES以及用于優(yōu)化串行數(shù)據(jù)通道性能的可編程預(yù)加重與均衡。設(shè)備收發(fā)器通道工作時，F(xiàn)PGA架構(gòu)中的輸出并行數(shù)據(jù)通過發(fā)送器PCS和PMA進行傳輸，終轉(zhuǎn)化為串行數(shù)據(jù)發(fā)送出去。接收到的輸人串行數(shù)據(jù)通過PMA和PCS的處理以串行數(shù)據(jù)格式傳輸?shù)紽P以架構(gòu)內(nèi)部中，進行下一步的處理。

收發(fā)器分類

全雙工方式（full duplex）是指當(dāng)數(shù)據(jù)的發(fā)送和接收分流，分別由兩根不同的傳輸線傳送時，通信雙方都能在同一時刻進行發(fā)送和接收操作，這樣的傳送方式就是全雙工制。在全雙工方式下，通信系統(tǒng)的每一端都設(shè)置了發(fā)送器和，因此，能控制數(shù)據(jù)同時在兩個方向上傳送。全雙工方式無需進行方向的切換，因此，沒有切換操作所產(chǎn)生的時間延遲。半雙工方式（half duplex）是指使用同一根傳輸線既作接收又作發(fā)送，雖然數(shù)據(jù)可以在兩個方向上傳送，但通信雙方不能同時收發(fā)數(shù)據(jù)，這樣的傳送方式就是半雙工制。采用半雙工方式時，通信系統(tǒng)每一端的發(fā)送器和，通過收/發(fā)開關(guān)轉(zhuǎn)接到通信線上，進行方向的切換，因此，會產(chǎn)生時間延遲。