現(xiàn)在讓我們看看在審查pcb設(shè)計(jì)時(shí)發(fā)現(xiàn)的常見(jiàn)的錯(cuò)誤:

錯(cuò)誤的著陸方式

我將從眾所周知的自己犯下的錯(cuò)誤開(kāi)始。令人震1驚，我知道。

所有PCB設(shè)計(jì)軟件工具均包含常用電子組件庫(kù)。這些庫(kù)包括原理圖符號(hào)和PCB著陸圖。只要您堅(jiān)持使用這些庫(kù)中的組件，一切都會(huì)很好。

當(dāng)您使用未包含在庫(kù)中的組件時(shí)，問(wèn)題就開(kāi)始了。這意味著工程師必須手動(dòng)繪制原理圖符號(hào)和PCB著陸圖。

繪制著陸圖案時(shí)很容易出錯(cuò)。例如，如果您將引腳與引腳之間的間距縮小了幾毫米，則將無(wú)法在板上焊接該部件。

高速信號(hào)PCB設(shè)計(jì)流程

當(dāng)前的電子產(chǎn)品設(shè)計(jì)，需要更加關(guān)注高速信號(hào)的設(shè)計(jì)與實(shí)現(xiàn)，PCB設(shè)計(jì)是高速信號(hào)得以保證信號(hào)質(zhì)量并實(shí)現(xiàn)系統(tǒng)功能的關(guān)鍵設(shè)計(jì)環(huán)節(jié)。

傳統(tǒng)的PCB設(shè)計(jì)方式不關(guān)注PCB設(shè)計(jì)規(guī)則的前期仿1真分析與制定，從原理圖到PCB的設(shè)計(jì)實(shí)現(xiàn)沒(méi)有高速信號(hào)規(guī)則約束，這樣的傳統(tǒng)設(shè)計(jì)方式在當(dāng)前的高速信號(hào)產(chǎn)品研發(fā)體系中已經(jīng)不可行，造成的后果一般是多次無(wú)效投板加工、不斷測(cè)試優(yōu)化與返工設(shè)計(jì)，造成研發(fā)周期變長(zhǎng)、研發(fā)成本居高不下。

目前的高速信號(hào)PCB設(shè)計(jì)流程為：

① 高速信號(hào)前仿1真分析

根據(jù)硬件電路模塊劃分與結(jié)構(gòu)初步布局，仿1真評(píng)估關(guān)鍵高速信號(hào)質(zhì)量是否過(guò)關(guān)，如果不過(guò)關(guān)則需要修改硬件模塊架構(gòu)甚至系統(tǒng)架構(gòu)；仿1真信號(hào)質(zhì)量通過(guò)的情況下，給出電路板大體模塊布局方案及高速信號(hào)拓?fù)浣Y(jié)構(gòu)與設(shè)計(jì)規(guī)則

② 電路板布局設(shè)計(jì)

③ 電路板布線設(shè)計(jì)

根據(jù)電路板實(shí)際布線的情況，如果與前仿1真制定的設(shè)計(jì)規(guī)則有出入，則需要再次仿1真分析高速信號(hào)質(zhì)量是否滿(mǎn)足要求，例如：電路板線路布線密度過(guò)高、實(shí)際設(shè)計(jì)的線寬比前仿1真設(shè)計(jì)規(guī)則要小、可能造成高速信號(hào)線路損耗過(guò)大、接收端信號(hào)幅度不滿(mǎn)足芯片輸入要求而導(dǎo)致電路板功能無(wú)法實(shí)現(xiàn)。

高速PCB設(shè)計(jì)中的阻抗匹配

阻抗匹配阻抗匹配是指在能量傳輸時(shí)，要求負(fù)載阻抗要和傳輸線的特征阻抗相等，此時(shí)的傳輸不會(huì)產(chǎn)生反射，這表明所有能量都被負(fù)載吸收了。反之則在傳輸中有能量損失。在高速PCB設(shè)計(jì)中，阻抗的匹配與否關(guān)系到信號(hào)的質(zhì)量?jī)?yōu)劣。

PCB走線什么時(shí)候需要做阻抗匹配？

不主要看頻率，而關(guān)鍵是看信號(hào)的邊沿陡峭程度，即信號(hào)的上升/下降時(shí)間，一般認(rèn)為如果信號(hào)的上升/下降時(shí)間（按10%～90%計(jì)）小于6倍導(dǎo)線延1時(shí)，就是高速信號(hào)，必須注意阻抗匹配的問(wèn)題。導(dǎo)線延1時(shí)一般取值為150ps/inch。