設(shè)計PCB線路板的10個簡單步驟

步驟2：創(chuàng)建空白PCB布局

創(chuàng)建原理圖后，需要使用PCB設(shè)計軟件中的原理圖捕獲工具來開始創(chuàng)建PCB布局。 在此之前，您需要創(chuàng)建一個空白的PCB文檔。 創(chuàng)建電路板需要生成一個PcbDoc文件。 可以從設(shè)計軟件的主菜單輕松完成此操作，如下所示。

如果已經(jīng)確定了電路板的PCB形狀，尺寸和層堆疊，則可以立即進行設(shè)置。 如果您現(xiàn)在不想執(zhí)行這些任務(wù)，請不要煩惱，您可以在以后更改電路板的形狀，尺寸和疊層（請參見下面的步驟4）。 通過編譯SchDoc，原理圖信息可用于PcbDoc。 編譯過程包括驗證設(shè)計并生成幾個項目文檔，以便您在轉(zhuǎn)移到PcbDoc之前檢查并更正設(shè)計，如下所示。 強烈建議您此時檢查并更新用于創(chuàng)建PcbDoc信息的項目選項。

高速電路設(shè)計面臨的問題

伴隨著半導(dǎo)體技術(shù)的快速發(fā)展，時鐘頻率越來越高。目前，超過一半的數(shù)字系統(tǒng)的時鐘頻率高于100MHz。另一方面，從半導(dǎo)體芯片封裝的發(fā)展來看，芯片體積越來越小、集成度越來越高、引腳數(shù)越來越多。所以，在當(dāng)今的電路設(shè)計領(lǐng)域，電路系統(tǒng)正朝著大規(guī)模、小體積、高速度、高密度的方向飛速發(fā)展。這樣就帶來了一個問題，即芯片的體積減小導(dǎo)致電路的布局、布線很困難，而信號的頻率還在逐年增1高，邊沿速率越來越快，PCB上的電磁現(xiàn)象更復(fù)雜，適用于低速電路的電路理論知識（如基爾霍夫電壓/電流定律）可能已失去作用。此外，電子設(shè)備越來越廣泛地應(yīng)用于人們的工作和生活之中，電子設(shè)備工作的電磁環(huán)境越來越復(fù)雜，電磁兼容問題也越來越重要。

總之，電子技術(shù)的發(fā)展給高速數(shù)字系統(tǒng)設(shè)計帶來了挑戰(zhàn)，作為高速電路設(shè)計的工程師，將不可避免地面臨一些新的問題。

現(xiàn)在讓我們看看在審查pcb設(shè)計時發(fā)現(xiàn)的常見的錯誤:

去耦電容器的位置不正確

關(guān)鍵組件需要干凈，穩(wěn)定的電壓源。去耦電容器放置在電源軌上，以在這方面提供幫助?！　?

但是，為了使去耦電容器發(fā)揮比較好的作用，它們必須盡可能靠近需要穩(wěn)定電壓的引腳。　

來自電源的電源線需要進行布線，以便在連接到需要穩(wěn)定電壓的引腳之前先連接到去耦電容器?！　?

同樣重要的是，將電源穩(wěn)壓器的輸出電容器放置在盡可能靠近穩(wěn)壓器輸出引腳的位置?！　?

這對于優(yōu)化穩(wěn)定性是必不可少的（所有調(diào)節(jié)器都使用一個反饋環(huán)路，如果未正確穩(wěn)定，該環(huán)路可能會振蕩）。它還可以改善瞬態(tài)響應(yīng)。

高速PCB設(shè)計常見阻抗匹配的方式

串聯(lián)終端匹配

在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發(fā)生再次反射。

匹配電阻選擇原則：匹配電阻值與驅(qū)動器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅(qū)動器，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓撲結(jié)構(gòu)的信號網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負載必須接到傳輸線的末端。

串聯(lián)匹配是常用的終端匹配方法。它的優(yōu)點是功耗小，不會給驅(qū)動器帶來額外的直流負載，也不會在信號和地之間引入額外的阻抗，而且只需要一個電阻元件。

常見應(yīng)用：一般的CMOS、TTL電路的阻抗匹配。USB信號也采樣這種方法做阻抗匹配。